AMDは次世代サーバー向けCPU「Epyc Venice」を、TSMCの2nmプロセス（N2）で製造する計画を発表した。VeniceはZen 6マイクロアーキテクチャを採用し、初のGAAナノシートトランジスタを備える高性能HPC向け製品として、2025年中の登場が予定されている。また、米アリゾナ州Fab 21での第5世代Epycの検証成功も併せて報告され、国内生産体制の一端を担う構図が浮上した。

リーク情報では、Epyc Veniceは新たに設計されたSP7ソケットを採用し、最大16チャネルのメモリ構成やPCIe Gen 6への対応が見込まれる。TSMCのN2ノードは同電圧下で性能15％向上、あるいは電力最大35％削減の可能性を持つとされ、先行するIntelの18A世代Xeonの遅延が業界構図に影響を及ぼす可能性も指摘されている。

TSMCのN2プロセス採用とGAA技術の意義

Epyc Veniceは、TSMCが開発した最先端の2nmプロセス「N2」により製造される初の高性能コンピューティング向け製品であり、同ノードは「ゲート・オール・アラウンド（GAA）」ナノシートトランジスタを初めて採用する。

これにより、従来のFinFET構造と比較して、同一電圧下で最大15％の性能向上、または最大35％の電力削減が可能とされている。この設計は、消費電力と演算性能の両面で新たな均衡点を提示するものといえる。

GAA技術は、配線密度と制御性の大幅な向上を実現する構造であり、特にデータセンター用途では長時間稼働や発熱の抑制に大きな効果をもたらす。Epyc Veniceにこの技術が導入されることで、AMDは次世代のサーバーアーキテクチャにおいて先行する可能性を高めた。ただし、同ノードが生産段階でどの程度歩留まりとコストに影響を与えるかは未知数であり、今後の量産実績が技術の成否を左右するといえる。

米アリゾナ製造拠点の活用とサプライチェーンの地政学的転換

AMDは、TSMCが米国アリゾナ州に新設したFab 21において、第5世代Epycシリコンの検証が完了したことを明らかにしている。これにより、従来台湾に依存していた先端製造の一部を米国内に移行する体制が整いつつある。これは米国政府が推進する半導体製造回帰政策とも軌を一にする動きであり、国家的な戦略にも影響を及ぼす展開といえる。

この地理的再配置は、TSMCとAMD双方にとってサプライチェーンの多様化とリスク分散を実現する意義がある。特に近年の地政学的緊張やサプライ障害の経験から、半導体企業にとって製造拠点の分散は喫緊の課題とされている。一方、先端ノードでの量産能力や品質確保には引き続き台湾が中核を担うと見られ、アリゾナ拠点がどの工程を担うかは段階的に見極める必要があるだろう。

新型ソケットSP7とPCIe Gen 6対応の戦略的意味

Epyc Veniceは、Zen 6アーキテクチャを基盤とし、新開発のSP7ソケットを採用する見込みとされる。これは従来のSP6（LGA 4094）に代わる新世代ソリューションであり、より高密度な演算処理と広帯域メモリ構成への対応が想定されている。

また、12チャネルおよび16チャネルのDDRメモリ構成に加え、次世代のPCI Express Gen 6インターフェースにも対応することで、演算・I/Oの両面でプラットフォーム全体の性能向上が期待されている。

メモリチャネル数の拡大は、AIやHPC領域におけるデータアクセスボトルネックの軽減に寄与する。加えて、PCIe Gen 6は帯域幅を2倍にする仕様であり、高速ストレージやGPUクラスタとの接続性能を飛躍的に高める基盤となる。

これにより、AMDはIntelや他競合に対するプラットフォームの優位性を訴求できる可能性がある。ただし、ソフトウェア側の最適化やエコシステム整備の遅れが、初期導入における課題となることは避けられない。

Source：TechSpot