編集部
生成AIや大規模言語モデル（LLM）の急拡大により、データセンターはかつてない規模のメモリ需要に直面しています。プロセッサの性能向上だけでは乗り越えられない「メモリの壁」が、いまやAIインフラ最大のボトルネックとなっています。
世界ではクラウド上のデータ量が200ゼタバイト規模に達すると予測され、メモリはサーバーコストの40〜50％を占めるケースもあります。こうした制約を打破する鍵として注目を集めているのが、Compute Express Link（CXL）によるメモリプーリングです。
CXLは単なる高速インターコネクト規格にとどまりません。サーバー中心の構成から、ファブリック中心のコンポーザブル・インフラへと設計思想そのものを転換させる基盤技術です。本記事では、CXL 3.1／4.0の最新動向、市場予測、AI活用事例、日本企業の戦略、研究開発の最前線までを体系的に整理し、次世代AIインフラの本質を解き明かします。
AI時代に顕在化した「メモリの壁」とデータセンターの構造問題
2026年のAIインフラが直面している最大の構造課題は、演算能力ではなく「メモリの壁」です。生成AI、とりわけ大規模言語モデルの高度化により、ボトルネックはCPUやGPUの演算性能から、メモリ帯域幅と容量へと明確に移行しました。
2025年には世界のクラウド上に約200ゼタバイトのデータが蓄積されると予測されていましたが、実際の現場では「計算はできるのに、データを十分な速度で供給できない」という事態が頻発しています。Compute Express Linkコンソーシアムの資料でも、AI時代の制約は演算ではなくデータ移動にあると明示されています。
従来のデータセンターは、サーバー単位でCPUとローカルメモリを密結合する構造でした。この構造では、あるサーバーでメモリが不足しても、隣のサーバーの空きメモリを活用できません。この状態は「孤立メモリ」と呼ばれ、全体最適を阻害してきました。
実際、業界分析ではデータセンターのメモリ利用率は構造上50％前後にとどまるケースもあり、残りは事実上“遊休資産”です。一方で、AIワークロードはピーク時に膨大なメモリを要求します。このミスマッチこそが構造問題の本質です。
| 項目 | 従来型サーバー | AI時代の要求 |
|---|---|---|
| メモリ構造 | サーバー単位で固定 | 動的に共有・再構成 |
| ボトルネック | 演算性能 | 帯域幅・容量 |
| 資源効率 | 孤立メモリが発生 | 全体最適が前提 |
さらに深刻なのはコスト構造です。調査レポートによれば、2026年のAIサーバーではメモリ関連コストが全体の40〜50％を占める場合があります。にもかかわらず、物理的に固定された設計では過剰プロビジョニングが常態化し、投資効率を押し下げています。
加えて、GPU内蔵VRAMの容量制限も顕在化しています。たとえば大規模モデルの推論ではKVキャッシュだけで100GB超を消費するケースが報告されており、単体GPUでは保持しきれません。結果として、GPUは待機し、消費電力だけが増大するという非効率が生じます。
電力面の問題も無視できません。日本国内でもデータセンターのラックあたり電力密度は40kWを超える水準へ上昇しています。メモリを各サーバーに分散搭載する設計は、冷却負荷と電力消費をさらに押し上げます。
このように、メモリの壁は単なる技術課題ではなく、経済性・電力・設計思想を含むデータセンター全体の構造問題へと発展しています。AIの進化が続く限り、従来型の「サーバー中心設計」は限界に達しており、インフラの再定義が不可避な段階に入っています。
CXLとは何か：PCIeベースのキャッシュコヒーレント接続がもたらす革新
Compute Express Link（CXL）とは、PCIeの物理層を基盤にしながら、CPUやGPU、FPGAといった異種プロセッサ間でキャッシュコヒーレントな高速接続を実現するインターコネクト規格です。従来のPCIeがI/O中心の通信であったのに対し、CXLはメモリ空間を共有し、キャッシュ整合性を保ったままデータをやり取りできる点に本質的な違いがあります。
CXLコンソーシアムの技術資料によれば、CXLはCXL.io、CXL.cache、CXL.memという3つのプロトコルで構成され、デバイスがホストのメモリを直接参照したり、逆にホストがデバイス上のメモリを透過的に扱ったりできます。これにより、アクセラレータとCPUが同一のメモリ空間を共有するアーキテクチャが現実のものとなりました。
2026年時点で主流となっているCXL 2.0および3.1では、PCIe 5.0/6.0をベースに、サーバー外部の拡張メモリやスイッチ経由のメモリプールをキャッシュコヒーレントに接続できます。これにより、これまでサーバー筐体内に閉じていたメモリが、ラック単位、さらにはマルチラック規模へと拡張可能になりました。
| 項目 | 従来PCIe接続 | CXL接続 |
|---|---|---|
| 主用途 | I/O通信 | メモリ拡張・共有 |
| キャッシュ整合性 | なし | あり |
| メモリアクセス | 明示的コピーが必要 | ロード/ストアで直接参照 |
| 拡張性 | サーバー単位 | スイッチ経由で複数ホスト共有 |
特に重要なのが「メモリの壁」への対応です。業界レポートでも指摘されている通り、近年のボトルネックはCPUの演算性能ではなく、メモリ帯域幅と容量に移行しています。CXLはその課題に対し、プロセッサ近傍の高速メモリと外部拡張メモリを階層化しつつ、ソフトウェアからは一貫したメモリ空間として扱える仕組みを提供します。
さらにCXL 3.0以降ではファブリックトポロジが導入され、スイッチを介して複数のホストと複数のメモリデバイスを動的に接続できます。これは単なるインターフェース規格の進化ではなく、サーバー中心設計からファブリック中心設計への転換を意味します。
HPCwireが報じたCXL 4.0仕様では、PCIe 7.0統合により帯域幅がさらに倍増し、ポートバンドル機能によって論理接続あたり1.5TB/s級の通信も視野に入っています。ここまでくると、ローカルメモリと外部メモリの性能差はアーキテクチャ設計の工夫次第で実質的に縮小します。
つまりCXLとは、単なる高速バス規格ではなく、計算資源とメモリ資源を分離・再構成可能にするための基盤技術です。キャッシュコヒーレント接続という特性が、AI時代のインフラ設計を根底から変えつつあるのです。
メモリプーリングの仕組みと孤立メモリ（Stranded Memory）の解消効果
CXLメモリプーリングの本質は、物理的に分断されていたメモリ資源をファブリックで束ね、論理的に一つの巨大な共有メモリ空間として扱う点にあります。従来のサーバーでは、CPUやGPUごとにローカルDRAMやVRAMが固定的にひも付けられ、他ノードの余剰メモリを利用できませんでした。
その結果生じるのが「孤立メモリ（Stranded Memory）」です。あるサーバーではメモリ不足でジョブが停止している一方、別のサーバーでは数十GB単位の未使用メモリが放置されるという非効率が常態化していました。
CXLコンソーシアムの技術資料によれば、この構造的な断絶こそがデータセンター全体のメモリ利用率を押し下げる主因とされています。
| 項目 | 従来型アーキテクチャ | CXLメモリプーリング |
|---|---|---|
| メモリの所在 | 各サーバーに固定 | 共有プールとして外部化 |
| 割り当て方式 | 静的・事前プロビジョニング | 動的・オンデマンド |
| 利用率 | 未使用領域が発生 | 最大50%改善の報告 |
CXL 2.0以降ではスイッチを介して複数ホストが同一メモリデバイスにアクセスでき、CXL 3.1ではファブリック型トポロジへと進化しました。これにより、メモリは「サーバーの部品」から「データセンター全体の共有資産」へと再定義されています。
たとえばAI推論基盤では、LLMのコンテキスト長拡大に伴い一時的に数百GB規模のメモリが必要になります。ピーク時に合わせて各サーバーへ過剰搭載すると、平常時には大半が遊休化します。CXLプールであれば、必要なタイミングで必要量だけを切り出せます。
この動的割り当てこそが、孤立メモリを構造的に解消するメカニズムです。
さらに、Emergent Mindが整理する研究では、階層化管理によりローカルDRAMをキャッシュ層として活用しつつ、CXLメモリをバックエンドに配置することで、共有化による遅延増加を抑制できると報告されています。単なる物理統合ではなく、ソフトウェア制御との組み合わせが鍵を握ります。
重要なのは、孤立メモリの解消が単なる効率化にとどまらない点です。メモリはサーバーコストの40〜50%を占める場合があるとされ、利用率向上は直接的にTCO改善へ跳ね返ります。加えて、過剰な増設を抑えることで電力消費も20〜30%削減可能とする報告もあります。
メモリプーリングは「余剰を削る技術」ではなく、「全体最適を実装する経営インフラ」へと進化しています。
結果として、データセンターはサーバー単位の縦割り構造から脱却し、ワークロード中心にリソースを再構成するモデルへ移行しています。孤立メモリという見えない損失を可視化し、動的に再配分する仕組みこそが、CXLメモリプーリングの核心といえます。
CXL 1.1から4.0へ：帯域幅・トポロジ進化とマルチラック化のインパクト
CXLは1.1から4.0へと進化する中で、単なる帯域幅の向上にとどまらず、データセンターの物理設計そのものを塗り替えてきました。特に2026年は、CXL 3.1の量産展開とCXL 4.0仕様の登場が重なる転換点です。
Compute Express Link Consortiumによれば、各世代はPCIe世代と歩調を合わせながら、ファブリック型トポロジへと拡張されています。帯域幅と接続形態の変化は、AIインフラの設計思想を根底から変えています。
| バージョン | 物理層 | x16双方向帯域 | トポロジ特性 |
|---|---|---|---|
| 1.1 | PCIe 5.0 | 64GB/s | 単一ホスト拡張 |
| 2.0 | PCIe 5.0 | 64GB/s | スイッチ経由のプーリング |
| 3.0/3.1 | PCIe 6.0/6.1 | 128GB/s | マルチレベル・ファブリック |
| 4.0 | PCIe 7.0 | 256GB/s | ポートバンドル／マルチラック |
CXL 1.1は事実上、サーバー内部のメモリ拡張規格でした。しかし2.0でスイッチが導入され、複数ホストから共有可能なメモリプールが現実化します。そして3.0/3.1では、マルチレベルスイッチングにより「ラック内ファブリック」という概念が一般化しました。
最大の転機は2025年11月に発表されたCXL 4.0です。PCIe 7.0（128GT/s）を基盤とし、x16構成で256GB/sへと倍増しました。さらにバンドルポート機能により複数ポートを論理的に束ね、理論上1.5TB/s級の接続を実現します。
リタイマー対応数が最大4段まで拡張されたことで、信号品質を維持したままラック間接続が可能になりました。これがマルチラック・メモリプーリングの技術的基盤です。Introlのインフラ計画ガイドでも、AIクラスタ設計の前提がラック単位から列単位へ移行すると指摘されています。
この進化が与えるインパクトは三つあります。第一に、GPUノードの物理配置制約が緩和されます。第二に、KVキャッシュのような大容量データをラック横断で共有できるため、GPUあたりの実効メモリ容量が拡張されます。第三に、メモリ増設と計算資源増設を分離した投資判断が可能になります。
従来はラック単位で完結していた拡張計画が、2026年以降は「ファブリック全体の帯域設計」へと変わっています。帯域幅、レイテンシ、冷却能力を横断的に設計するアプローチが求められています。
つまりCXL 1.1から4.0への進化は、速度競争ではなく、データセンターを単一の巨大メモリマシンへと再定義するプロセスです。マルチラック化はその到達点であり、AI時代のインフラ設計を根本から再構築する鍵となっています。
市場規模は数十億ドルへ：地域別成長率と主要セグメントの動向
2026年、CXLコンポーネント市場は明確に転換点を迎えています。市場調査会社GMI Insightsによれば、世界市場規模は2024年の約5.7億ドルから2026年には10億ドルを突破する見通しで、2030年には22.5億〜123億ドル規模に達するとの予測も示されています。数億ドル規模から数十億ドル規模へとステージが切り替わる局面にあることが、最大の特徴です。
地域別に見ると、成長の重心は北米とアジア太平洋に集中しています。クラウドとAI開発の中心地である北米は依然として最大市場ですが、成長率ではアジア太平洋が上回ります。
| 地域 | 2024-2026年CAGR | 成長ドライバー |
|---|---|---|
| 北米 | 25.1%〜29.7% | ハイパースケーラーのAI投資拡大 |
| アジア太平洋 | 29.7%〜32.8% | データセンター新設ラッシュ、日本・中国・インドの需要増 |
アジア太平洋では、日本市場も含めた大規模データセンター建設が続いており、AriztonやFortune Business Insightsの分析でも設備投資の加速が確認されています。AIインフラを国家戦略と位置付ける動きが、CXL需要を構造的に押し上げている点が特徴です。
セグメント別では、メモリ拡張コントローラとCXLスイッチが成長の中核を担っています。メモリ拡張コントローラ市場は年平均約25%で拡大しており、Astera LabsやMicrochipなどが市場を牽引しています。一方、ハイブリッドスイッチ市場は2026年に22億ドル規模へ到達すると見込まれ、MarvellやBroadcomによる競争が激化しています。
特筆すべきは、HBM供給不足を背景とした需要シフトです。業界レポートによれば、2026年分のHBM3e/4はほぼ完売状態にあり、クラウド事業者はVRAM不足を補完する選択肢としてCXL接続メモリ（CMM-D）を積極採用しています。これにより、従来は補助的と見られていたCXLメモリがAI基盤の中核コンポーネントへと格上げされました。
また、総所有コストの観点でも市場拡大を後押ししています。データセンターにおいてメモリはサーバーコストの40〜50%を占めるケースがあり、CXL導入によりメモリ利用率を最大50%改善できるとする分析もあります。エネルギー消費を20〜30%削減できるとの報告もあり、単なる性能向上ではなく財務指標に直結する投資テーマとなっています。
このように、地域別ではアジア太平洋が成長エンジンとなり、製品別ではコントローラとスイッチが主戦場となっています。2026年は、CXL市場が実証段階から本格商用拡大フェーズへ移行する分水嶺の年として位置付けられます。
TCOをどう削減するか：電力効率20〜30％改善と投資最適化の実証データ
データセンター経営において、CXLメモリプーリングは単なる性能向上策ではなく、総所有コスト（TCO）を構造的に引き下げるレバーとして位置付けられています。特に2026年は、電力効率20〜30％改善という実証データが導入判断を後押ししています。
Compute Express Link Consortiumや主要ベンダーの技術資料によれば、メモリの集約管理と動的電力制御により、アイドル状態のメモリモジュールを削減できることが確認されています。従来のサーバー単位の過剰プロビジョニングと比較して、消費電力の最適化が進みます。
メモリはサーバーコストの約40〜50％を占める場合があるとされており、その利用効率向上はTCO全体に直結します。
| 項目 | 従来構成 | CXL導入後 |
|---|---|---|
| メモリ利用率 | 孤立メモリ発生 | 最大50％向上 |
| メモリ消費電力 | 固定的・分散管理 | 20〜30％削減 |
| ハードウェア投資 | サーバー単位で増設 | 最大25％削減可能 |
たとえば、CXL 3.0以降のファブリック型アーキテクチャでは、計算ノードを増やさずにメモリだけをスケールアップできます。これにより、従来の「ピーク需要前提」のサーバー買い増しモデルから脱却し、投資を段階的に最適化できます。
Emergent Mindが整理した研究動向でも、階層化管理や動的割り当てアルゴリズムにより、性能を維持しながらリソース集約が可能であることが示されています。性能低下を10〜15％以内に抑えつつ、大容量メモリを共有できる点は、電力単価が上昇する2026年の環境では大きな意味を持ちます。
さらに、HBMの供給逼迫が続く中、CXL接続メモリを活用することで高価なVRAMへの依存を抑えられます。これは単年度の設備投資額だけでなく、減価償却期間全体のキャッシュフロー改善にもつながります。
都市型データセンターでは、ラックあたりの電力密度や床面積コストが経営課題になります。高密度なメモリ拡張カードやEDSFFフォームファクタの採用と組み合わせることで、同一ラック内の処理密度を高め、土地・建設コストの抑制にも波及します。
結果として、CXLメモリプーリングは単なるハードウェア更改ではなく、エネルギーコスト、設備投資、設置面積という三つの主要コストドライバーを同時に最適化する戦略的施策として、2026年のAIインフラ投資の中核に据えられています。
LLM推論を変えるKVキャッシュ・オフロードと最大100TiB級メモリ共有
大規模言語モデルの推論性能を左右する最大のボトルネックは、演算能力ではなくメモリです。特にコンテキスト長の拡大に伴って肥大化するKVキャッシュは、GPU内蔵VRAMを急速に圧迫します。Compute Express LinkコンソーシアムやHPCwireの報告によれば、128Kコンテキストの70BモデルではKVキャッシュだけで150GB超を要するケースもあり、単体GPUでは保持しきれない状況が常態化しています。
そこで注目されているのが、CXLメモリプーリングを活用したKVキャッシュ・オフロードです。頻繁にアクセスされるアクティブなテンソルはGPU側に残し、容量を消費するKVキャッシュをCXL接続の共有メモリへ退避させます。これにより、GPUは計算に専念しつつ、必要なデータへはキャッシュコヒーレントに高速アクセスできます。
OCP 2025で公開されたXConnとMemVergeの構成例では、CXLスイッチと共有メモリプールを組み合わせることで、200G RDMAによるリモートメモリ共有と比較して3.8〜6.5倍の高速化を確認しています。特にTime to First Tokenの短縮は対話型AIの体感品質を大きく左右します。
| 項目 | 従来RDMA共有 | CXLメモリプール |
|---|---|---|
| 接続特性 | ネットワーク越し | キャッシュコヒーレント |
| 推論初動 | 高レイテンシ傾向 | TTFT大幅短縮 |
| 拡張性 | ノード単位 | ファブリック単位 |
さらにCXL 3.1世代ではファブリックトポロジが高度化し、単一クラスタで最大100TiB規模のメモリ共有が可能とされています。これは単なる容量拡張ではありません。モデルサイズや同時セッション数の増減に応じて、メモリをソフトウェア的に再構成できる点が本質的な価値です。
HBMの供給逼迫が続く2026年において、VRAMを絶対的資源とせず、CXL接続メモリを階層化して使う設計は経済合理性も高いです。メモリメーカー各社がCXL対応製品を強化している背景には、AIワークロードが「容量中心」にシフトしている現実があります。
重要なのは、CXLによってGPUローカルとリモートの境界が性能的に縮小しつつある点です。PCIe 6.0/6.1ベースの帯域拡張により、KVキャッシュを外部化しても推論パイプライン全体の効率を維持できます。結果として、LLM推論の設計思想そのものが、GPU中心からメモリファブリック中心へと転換しています。
100TiB級メモリ共有は、単一モデルの巨大化だけでなく、複数モデルの同時運用やマルチテナント環境にも恩恵をもたらします。推論基盤はもはや「どのGPUを使うか」ではなく、「どのメモリプールにどう割り当てるか」が競争力を左右する時代に入っています。
マルチGPU学習とCXLファブリック：通信オーバーヘッド削減の現実
大規模AIモデルの学習では、GPUの演算性能そのものよりも、GPU間通信の効率がスループットを左右します。特に数十〜数百基規模のマルチGPU構成では、勾配同期やアクティベーションのやり取りがボトルネックとなり、理論性能に対して実効利用率が伸び悩むケースが顕在化しています。
従来はPCIeやRDMAを介した明示的なデータコピーが前提であり、GPU間で同一データを重複保持する設計が一般的でした。この構造自体が、通信オーバーヘッドとメモリ浪費の二重負担を生んでいました。
CXL 3.0以降のキャッシュコヒーレントなP2Pアクセスにより、複数GPUが同一メモリ領域を直接参照できる点が、構造的な転換点となっています。
Compute Express Link Consortiumの技術資料によれば、CXL.memを介した共有メモリアクセスは、従来のデバイス間コピーと比較してソフトウェアスタックを簡素化し、データ移動回数そのものを削減できます。これにより、All-Reduceなどの集団通信に伴うオーバーヘッドを実質的に圧縮できます。
通信モデルの違いを整理すると、次のような構図になります。
| 項目 | 従来PCIe/RDMA | CXLファブリック |
|---|---|---|
| データ配置 | 各GPUに複製 | 共有メモリを参照 |
| 同期方式 | 明示的コピー＋同期 | コヒーレントアクセス |
| 通信負荷 | ノード間トラフィック増大 | データ移動回数を削減 |
SCA/HPCAsia 2026で報告されたCXL.memを活用したメッセージフリー通信モデルの研究では、MPIベースの通信と比較して、特定の科学計算ワークロードで通信予測精度と性能効率の向上が示されています。これはAI学習における勾配共有にも応用可能なアプローチです。
さらに、Emergent Mindが整理するCXLメモリプーリングの検証結果では、データの75%をCXL側に配置しても性能低下を10〜15%以内に抑えられるケースが確認されています。これは、通信コストを抑えつつメモリ容量を拡張できることを意味します。
重要なのは、単なる帯域幅の拡大ではなく、「コピー中心の通信」から「参照中心の通信」への移行です。CXL 3.1ではPCIe 6.0/6.1ベースでx16双方向128GB/sを実現し、4.0ではポートバンドルにより論理的に最大1.5TB/s級の帯域が視野に入っています。
この帯域とコヒーレンシ機構を組み合わせることで、マルチGPU学習における重複データ排除、バッチサイズ拡張、パラメータ共有の効率化が可能になります。結果としてGPU利用率の底上げが期待でき、ハードウェア投資に対する実効性能を最大化できます。
マルチGPU時代の競争力は、演算チップの数ではなく、通信オーバーヘッドをいかに削減できるかで決まります。CXLファブリックは、その現実的な解として、2026年のAIインフラ設計において中心的な役割を担い始めています。
日本の戦略的取り組み：NTT IOWN、ソフトバンクInfrinia、NEC・富士通の実装
日本におけるCXLメモリプーリングの実装は、単なる海外技術の追随ではありません。光ネットワーク、AIクラウドOS、独自ハードウェアを融合した国家レベルの戦略として展開されている点が最大の特徴です。
2026年は、NTT・ソフトバンク・NEC・富士通という主要プレイヤーが、それぞれ異なるレイヤーでCXL時代の基盤構築を加速させる転換点になっています。
NTT：IOWNと光電融合による分散メモリ基盤
NTTは2026年1月に公開したIOWNテクノロジーレポートで、CXLと光電融合技術の統合を次世代データセントリック・インフラの中核に位置付けました。NTT Technical Reviewによれば、ラック間を光インターコネクトで接続し、物理的距離を超えてメモリを共有するDCIモデルの実証が進んでいます。
特に注目すべきは、APN（オールフォトニクス・ネットワーク）を活用した超低遅延接続です。2025年の大阪・関西万博での実証を経て、遠隔地データセンター間でもGPUやメモリを論理的に一体化する構成が社会実装フェーズへ移行しています。
「メモリがネットワークである」という概念を、光レイヤーから実装しようとしている点が、NTT戦略の本質です。
ソフトバンク：AIクラウドOS「Infrinia」による自動最適化
2026年1月に発表されたAIクラウド向けソフトウェアスタック「Infrinia」は、ハードウェアを抽象化し、CXL接続メモリやNVLink構成を自動再編成するオーケストレーション基盤です。Network Worldの報道によれば、クラスタ作成・更新時に物理接続を意識せず最適構成へ再設計できる点が大きな特徴です。
これは単なる管理ツールではありません。AIワークロード単位でメモリとGPUを動的再配分する“AIネイティブOS”として設計されています。
| 企業 | 中核戦略 | CXLとの関係 |
|---|---|---|
| NTT | IOWN・光電融合 | ラック／拠点間メモリ共有 |
| ソフトバンク | Infrinia | メモリ割当の自動最適化 |
| NEC | ExpEther CDI | 分離型リソース構成 |
| 富士通 | MONAKA | 高密度CXLメモリ対応CPU |
NEC・富士通：実装レイヤーでの競争力
NECは2026年1月、「Composable Disaggregated Infrastructure Solution」を発表しました。独自のExpEther技術により、CPUやGPUを物理筐体から分離し、100Gbps光ファイバーで接続するアーキテクチャを提供しています。大阪大学などでの検証では、リソース利用率向上と消費電力抑制が確認されています。
一方、富士通は次世代ArmベースCPU「FUJITSU-MONAKA」のロードマップで、CXLを活用した高容量メモリ構成を重要マイルストーンに掲げています。スーパーコンピュータ「富岳」で培った高帯域設計を継承し、AI・HPC双方を視野に入れた構成です。
日本市場はAriztonなどの調査でもデータセンター投資が拡大局面にあると分析されています。インフラ、OS、半導体が垂直統合的に進化している点こそが、日本の戦略的優位性といえます。
CXLは単体技術ではなく、日本では国家規模のデジタル基盤再設計プロジェクトとして位置付けられています。
Marvell×XConn買収とAstera Labs：インターコネクト覇権の行方
2026年初頭に発表されたMarvellによるXConn Technologiesの約5.4億ドルでの買収は、CXL時代のインターコネクト競争が「部品単体」から「ファブリック全体」へと移行したことを象徴しています。EE Timesや業界アナリストの分析によれば、この統合はAIインフラ市場における主導権争いの分水嶺と位置付けられています。
買収の核心は、XConnが開発した世界初のCXLスイッチ「Apollo」と、Marvellが持つCXLメモリ拡張コントローラおよびPCIeリタイマー技術の垂直統合にあります。単なるポート数の拡張ではなく、ラックレベルでの帯域最適化とスケーラビリティを一体設計できる点が決定的な差別化要因です。
スイッチ＋コントローラ＋リタイマーを単一ベンダーで束ねる戦略が、CXLファブリックの“実効性能”を左右する時代に入っています。
| 企業 | 主軸製品 | 戦略的特徴 |
|---|---|---|
| Marvell | Apollo（XConn）＋自社CXLコントローラ | ハイブリッドスイッチとUALink対応を視野に垂直統合 |
| Astera Labs | Leoコントローラ／Scorpioスイッチ | ハイパースケーラーと共同最適化、ラック内効率を重視 |
Marvellはさらに、NVIDIAのNVLinkに対抗するオープン規格「UALink 1.0」とCXL 3.1/4.0を組み合わせたハイブリッド構想を打ち出しています。Introlの分析が指摘する通り、PCIe Gen6移行期と重なる2026年はリタイマー需要も急増しており、信号整合性まで含めたエンドツーエンド設計が競争優位を決めます。
一方のAstera Labsは、Microsoft Azureへの大規模導入実績を持つ「Leo」シリーズを軸に、OCP 2025で披露した「Scorpio」スマートファブリックスイッチを展開しています。同社はクラウド事業者との共同設計を強みに、単一ラック内でのGPU利用率最大化という実運用視点を前面に出しています。
Marvellが“スイッチ主導のファブリック覇権”を狙うのに対し、Asteraは“クラウド最適化の現場力”で浸透を図る構図です。
特にAI推論用途では、KVキャッシュをCXLメモリプールへオフロードする構成が一般化しつつあります。スイッチのレイテンシ、帯域配分アルゴリズム、ポートバンドル設計は、Time to First Tokenの短縮に直結します。ここでの数％の差が、クラウド事業者にとっては数百万ドル単位の収益差に波及します。
さらに、HBM供給が逼迫する中で、CXLメモリ拡張はVRAMの補完手段として不可欠になっています。メモリメーカー各社がCXL対応製品を強化するなか、スイッチレイヤーを制する企業がエコシステムの交渉力を握る可能性が高まっています。
2026年はCXL 3.1の量産期と4.0設計期が重なる転換点です。インターコネクト覇権の争点は、帯域の理論値ではなく、誰が“AIファブリック全体の設計思想”を握るかに移っています。Marvell×XConn連合とAstera Labsの攻防は、その試金石となっています。
HBM不足とCXLメモリの台頭：メモリメーカーの競争戦略
2026年、AI向け半導体市場ではHBM（High Bandwidth Memory）の供給不足が構造問題となり、メモリメーカーの戦略を大きく変えています。特にHBM3eやHBM4は主要クラウド事業者向けに生産枠が完売状態にあると報じられており、GPUの出荷計画そのものがメモリ供給に左右される局面が続いています。
この制約が逆説的に後押ししているのが、CXL接続メモリの台頭です。GPU内蔵VRAMだけに依存しないアーキテクチャが現実解として注目され、メモリメーカー各社は製品ポートフォリオを再設計しています。
| 領域 | HBM中心戦略 | CXL拡張戦略 |
|---|---|---|
| 用途 | GPU内蔵・超高帯域処理 | メモリプーリング・容量拡張 |
| 供給状況 | 2026年分ほぼ完売 | 量産立ち上げ期 |
| 収益構造 | 高単価・数量制約 | 付加価値型・ASP上昇 |
市場分析では、2026年はメモリ産業が「コモディティ循環」から「AI特需による構造的成長」へ転換した年と位置付けられています。実際、CXLメモリ拡張コントローラ市場は年率25％前後で拡大すると予測され、単なるDRAM販売ではなくコントローラ統合型の高付加価値製品へと軸足が移っています。
Samsung、SK hynix、MicronはいずれもHBMで巨額投資を進める一方、CXLメモリモジュール（CMM-D）や専用コントローラとの統合開発を加速させています。背景にあるのは、HBMだけでは需要を吸収しきれないという現実です。生成AIの推論では容量ニーズが急増しており、CXLによる外部メモリ拡張が実運用で採用され始めています。
Compute Express Link Consortiumの技術資料でも示されている通り、CXLはキャッシュコヒーレンシを維持したまま外部メモリを扱えるため、GPUの高価なVRAMを補完できます。これはクラウド事業者にとってTCOを最適化しながらモデル規模を拡大できる選択肢を意味します。
注目すべきは価格戦略です。HBMは依然として最も高収益な製品ですが、供給制約が続く限り販売数量には上限があります。一方、CXL製品はデータセンター全体への横展開が可能であり、ASP上昇と出荷数量拡大を同時に狙えます。結果としてメモリメーカーは「HBMで利益率を最大化し、CXLで市場面積を広げる」二層戦略を取っています。
2026年はその分岐点です。HBMの争奪戦が続くなか、CXLは代替ではなく補完として定着しつつあります。両者をどう組み合わせ、どの層で付加価値を取るかが、今後数年間の競争優位を決定づける重要テーマになっています。
最新研究が示す課題：遅延最適化、暗号化、ページ移行アルゴリズム
2025年から2026年にかけて、CXLメモリプーリングの実運用が拡大する中で、研究コミュニティは新たなボトルネックに焦点を当てています。それが遅延最適化、暗号化オーバーヘッド、ページ移行アルゴリズムです。
ハードウェアの帯域幅がPCIe 6.0/7.0世代へと進化しても、ソフトウェア制御が未成熟であれば理論性能は引き出せません。実際、Emergent Mindの技術解説やASPLOS 2026の発表では、共有メモリ環境特有のオーバーヘッドが体系的に分析されています。
遅延最適化：物理距離とアルゴリズムの攻防
CXLメモリはローカルDRAMより高いレイテンシを持つため、アクセスパターンの最適化が不可欠です。2026年時点では、ローカルDRAMをキャッシュ層として活用する階層化（Tiering）設計が一般化しています。
研究報告によれば、プリフェッチ制御を組み合わせることでアクセス性能を約15%改善できるケースが示されています。また、科学計算ワークロードではデータの75%をCXL側に配置しても、性能低下を10〜15%以内に抑制可能とされています。
| 最適化手法 | 主な効果 | 留意点 |
|---|---|---|
| 階層化管理（Tiering） | 約15%のアクセス改善 | ホットデータ特定が前提 |
| Greedy-Balancing（Octopus） | 動的容量最適化 | メタデータ管理が複雑 |
特にOctopusアルゴリズムは、複数メモリデバイス間で残容量を基準に割り当てるGreedy-Balancing方式を採用し、共有環境での競合を緩和します。物理層の高速化だけでなく、こうしたソフトウェア的工夫が実効性能を左右しています。
暗号化：セキュリティとレイテンシの両立
マルチホストで共有されるCXLメモリでは、データ分離と暗号化が不可欠です。しかし、暗号化処理はレイテンシ増大を招きます。MICRO 2025で報告された適応型暗号化手法は、アクセス頻度や機密度に応じて暗号化強度を調整するアプローチを提示しました。
この研究では、従来の一律暗号化と比較して、セキュリティ要件を維持しながら遅延増加を最小化できることが示されています。性能と安全性をトレードオフではなく同時最適化の対象とする設計思想が、2026年の主流となりつつあります。
ページ移行アルゴリズム：部分的・段階的アプローチ
マルチホスト環境では、ページ移行のオーバーヘッドが顕在化します。ASPLOS 2026で発表されたPIPMは、ページ全体を一括移動するのではなく、部分的かつ段階的に移行する方式を提案しました。
これにより、大規模共有メモリにおける移行遅延を抑え、ホスト間の競合を緩和できます。従来方式では移行中に発生していた待ち時間が、細粒度制御によって分散される点が評価されています。
物理層の進化と並行して、遅延最適化、暗号化制御、ページ移行アルゴリズムの高度化が進むことで、CXLメモリプーリングは単なる拡張手段から、精密に制御された共有計算基盤へと進化しています。
導入の壁とリスク管理：初期コスト、熱密度、ソフトウェア成熟度
CXLメモリプーリングは急速に普及していますが、導入にあたっては冷静なリスク評価が欠かせません。特に課題となるのが、初期コスト、ラック単位の熱密度、そしてソフトウェア成熟度です。
いずれも技術的には解決可能ですが、設計段階で見誤るとTCO改善どころか逆にコスト増を招く恐れがあります。
| 論点 | 主なリスク | 実務上の影響 |
|---|---|---|
| 初期コスト | スイッチ・コントローラ単価の高さ | ROI回収期間の長期化 |
| 熱密度 | 40kW/ラック超の高発熱 | 液冷投資の追加負担 |
| ソフトウェア | 運用ツールの未成熟 | 人的依存と運用複雑化 |
まず初期導入コストです。市場調査によれば、CXLメモリ拡張コントローラやスイッチは依然として高価格帯にあり、量産効果が本格化する前段階にあります。特にCXL 3.1世代ではPCIe Gen6対応部材やリタイマーも必要となり、ハードウェア構成が複雑化します。
メモリがサーバーコストの40〜50%を占めるとされる現状では、利用率向上による長期的な回収が前提となります。短期ROIのみで判断すると、過小評価や過剰投資のリスクが高まります。
次に熱密度です。メモリをラック単位で集約する設計は効率的である一方、Fortune Business Insightsなどの分析が示す通り、日本を含む都市型データセンターでは高密度化が急速に進行しています。
40kW/ラックを超える環境では、空冷だけでは限界があり、コールドプレートや浸漬冷却への移行が現実的な選択肢になります。冷却方式の転換は設備投資だけでなく、保守体制や運用スキルにも影響します。
最後にソフトウェア成熟度です。CXL対応OSやハイパーバイザーの実装は進んでいますが、コンポーザブル環境を最大活用するオーケストレーション層は発展途上です。Emergent Mindで紹介されているような階層化管理や動的割り当てアルゴリズムは研究段階から実装段階へ移行中ですが、標準化や運用ノウハウはまだ蓄積途上です。
特にFinOps視点では、動的に増減するメモリプールの課金モデルや可視化基盤が未整備なケースも多く、財務部門との連携設計が不可欠です。
CXL導入はハードウェア刷新ではなく、電力設計・運用設計・財務設計を含む全体最適プロジェクトです。技術優位性だけに注目するのではなく、段階導入やPoC検証を通じたリスク分散が、2026年時点で最も現実的なアプローチといえます。
PCIe 7.0とAIネイティブ基盤へ：次世代コンポーザブル・インフラの展望
2026年は、CXL 3.1の量産拡大とCXL 4.0仕様の公開が重なり、インフラ設計が次の段階へ踏み出す転換点です。特にPCIe 7.0を物理層に採用するCXL 4.0は、単なる帯域向上ではなく、AI前提のアーキテクチャへと設計思想を引き上げています。
HPCwireによれば、CXL 4.0は128GT/sへと進化し、x16双方向で256GB/sを実現します。さらにバンドルポート機能により、複数ポートを束ねて1.5TB/s級の論理帯域を構成できる点が、従来世代との決定的な違いです。
| 項目 | CXL 3.1 | CXL 4.0 |
|---|---|---|
| 物理層 | PCIe 6.0/6.1 | PCIe 7.0 |
| x16双方向帯域 | 128GB/s | 256GB/s |
| 拡張性 | ラック内中心 | マルチラック対応 |
| 注目機能 | ファブリック化 | バンドルポート/RAS強化 |
リタイマー対応数の拡張によりラック間接続が現実的となり、メモリプールは筐体単位からデータセンター単位へ拡張します。これは「サーバーを増やす」のではなく、ファブリック全体を一つのAI計算基盤として再構成する発想です。
この進化が意味を持つのは、生成AIのワークロード特性にあります。Compute Express Linkコンソーシアムの解説が示す通り、LLM推論ではKVキャッシュがボトルネックとなり、メモリ帯域と容量の両立が不可欠です。
1.5TB/s級の論理帯域は、巨大モデルのKVキャッシュ移動をリアルタイム処理の水準へ引き上げます。結果としてTime to First Tokenの短縮やGPU待機時間の削減につながり、GPU投資のROIを直接改善します。
さらにAIネイティブ基盤では、ハードウェアとオーケストレーションの統合が不可欠です。ソフトバンクのInfriniaのように、NVLinkやCXLメモリ割り当てをソフトウェアで再構成する仕組みは、ファブリック前提の世界観を体現しています。
今後は、PCIe Gen6からGen7への刷新サイクルと歩調を合わせ、CXL 4.0対応サーバーが2027年以降本格化します。設計者に求められるのは、単一ラック最適化ではなく、マルチラック規模での帯域設計と電力・冷却戦略を統合した全体最適です。
AIネイティブ時代のコンポーザブル・インフラは、CPUやGPUの世代交代以上に、メモリファブリックの設計で競争力が決まります。PCIe 7.0とCXL 4.0は、その基盤を定義する中核技術として位置づけられています。
参考文献
- Compute Express Link Consortium：OPPORTUNITIES AND CHALLENGES FOR COMPUTE EXPRESS LINK (CXL)
- HPCwire：CXL Consortium Releases the Compute Express Link 4.0 Specification Increasing Speed and Bandwidth
- GIGABYTE Global：Revolutionizing the AI Factory: The Rise of CXL Memory Pooling
- NTT：Publication of “NTT IOWN Technology Report– Quantum Leap …
- NEC：NEC Launches “NEC Composable Disaggregated Infrastructure Solution” for Distributed Computing Resources
- Network World：SoftBank launches software stack for AI data center operations
- Global Market Insights：Compute Express Link Component Market Size, Forecasts 2034
- Emergent Mind：CXL-enabled Memory Pooling